3 纳米芯片，可能连苹果都玩不起

卡在 2022 年的最后几天，台积电兑现了年内量产 3nm 工艺芯片的承诺。

12 月 24 日，据中国台湾媒体《经济日报》报道，台积电将于下周在南科园区的 3nm 工厂举办量产暨扩厂典礼。

按照台积电的规划，这座总投资高达 6000 亿新台币（约合人民币 1360 亿）的超级工厂，在满产后的月产能将实现 6 万片 12 英寸晶圆。这也创下了台积电单笔投资建厂的纪录，作为对比，台积电 2020 年在美国投建的 5nm 工厂投资额为 120 亿美元（约合人民币 838 亿）。

只不过，现阶段似乎没有下游厂商，能为这项奢侈的技术买单了。

买不起的芯片，撑不住的市场

在台积电宣布 3 纳米制程量产之前，台积电在先进制程上的唯一对手三星宣布成功量产 3nm 芯片。但虎嗅向多位业内人士了解，三星的先进制程芯片，一直卡在良率上不去。因为有代工市场的压力，三星往往会早一些宣布自己的制程进展。

而在头部代工厂的研发专家表示，三星 3 纳米芯片的首位客户是一家国内的挖矿芯片厂商，原因是挖矿芯片的制程要求单一，并不是完整的工艺平台，光罩数量也少很多。通常情况下，芯片上的晶体管会按照一定比例分配给逻辑（负责运算）和 SRAM（负责存储），上述专家表示，对于挖矿芯片来说，基本只用到了前者，这对于代工厂来说更容易实现。

所谓 SRAM，即静态随机存储器，这种存储器只要保持通电，里面储存的数据就可以恒常保持。

并且，挖矿芯片厂商希望能够尽可能使用高性能，三星在试验阶段的用户会给出很好的优惠。

因此，相比之下，业界认为对于向来求稳的台积电来说，一旦他们公布量产，良率上能够相对可靠。但即便如此，似乎没有多少客户愿意买单，或者买得起这个单。

11 月，台媒《电子时报》援引产业链知情人士的消息指出，台积电的某位头部客户已经大幅削减了 3nm 芯片的订单。

虎嗅根据公开信息查询，目前包括苹果、英伟达、英特尔、AMD、高通、联发科都表达了让台积电代工 3nm 芯片的意愿，但在上述公司中，没有一家明确公布了 3nm 产品的时间表。

这与今年年初各家提前预约 3nm 芯片产能的光景形成了强烈的对比。从抢占产能到大客户砍单，为什么各大厂商突然对 3nm 芯片失去了兴趣？

一个最直接的原因是，这项新技术真的太贵了。

此前，英伟达在发布 4nm 制程的 RTX 40 系列显卡时，CEO 黄仁勋就曾吐槽过，“现在的芯片代工不是贵一点点，而是巨幅涨价。”

而进入 3nm 制程后，代工端给出的价格要更加夸张。根据 Digitimes 的数据，未来 3nm 芯片量产后，晶圆的单片价格将突破 20000 美元，相比于 7nm 芯片翻了一番。

芯片设计厂商对于代工价格上涨不满，而台积电也是有苦难言。

从成本核算的角度来看，第三方分析机构 IBS 曾算过一笔账，晶圆厂在 3nm 制程的工艺研发投入达到 40 亿美元-50 亿美元，建一座 3 纳米制程、每月生产 4 万片的生产线，成本约为 150 亿美元-200 亿美元，这还只是晶圆厂的投入。

先进制程芯片的开发费用同样不遑多让，其研发费用主要包括芯片设计、IP、EDA、设备等，根据第三方半导体研究机构 Semiengineering 计算，28 纳米制程的开发费用大约为 5130 万美元，到 16 纳米制程需要投入 1 亿美元，到 5 纳米制程节点，这个费用达到 5.42 亿美元。

需要说明的是，如今各大厂商所说的 5nm、3nm 等概念，更多是厂商根据自身的参数定义的制程概念，这些数字本身除了表达工艺迭代之外，没有什么真正的参考意义。比如同为 5nm 工艺制程，台积电 5nm 芯片每平方毫米的晶体管数量为 1.71 亿个，三星 5nm 芯片每平方毫米的晶体管数量 1.27 亿个，两者规格参数完全不同。

一般情况下，芯片代工厂商需要在工艺节点下开发多个的工艺版本以满足客户在不同场景下的需求，就目前台积电公布的信息来看，这家公司未来将至少开发包括 N3B（基础版本）、N3E（低功耗）、N3P（性能增强版本）、N3S（密度增强版本）、N3X（超强性能版本）在内的五个工艺版本，除了 N3B 与 N3E，其他版本之间并没有直接迭代关系。

不过，如果仅是价格上涨，下游厂商们可能也不会打退堂鼓，真正的问题在于，摩尔定律在这一代芯片上已经开始放缓，甚至出现了失效的迹象。性能没有翻倍，成本却指数级递增。

所谓摩尔定律，即 “每隔 18 个月，同样面积内晶体管数量翻倍，但是价格不变”，这条定律虽然是戈登·摩尔的经验之谈，但在过去 50 余年的时间里已在半导体行业中得到广泛验证。

这条定律可以反映出两个结论，首先是每隔 18 个月，单位面积内晶体数量翻倍，这意味着性能也翻倍了。其次价格不变，等同于同样价格买到晶体管数量也翻倍了，这意味着单个晶体管成本降低了一半。

而目前 3nm 制程的芯片既没有让性能实现翻倍，也没有让单个晶体管的成本下降。

根据行业媒体 Semianalysis 的测算，相较于台积电 5nm 制程工艺，目前 3nm 测试芯片在晶体管密度上提高 56%，成本增加了约 40%。换算下来，3nm 制程工艺芯片的单个晶体管的成本降低约 11%，“这几乎是 50 多年来主要工艺技术的最弱扩展”。

这对于芯片设计公司是无论如何都无法接受的，尽管先进制程的利润丰厚，但投入和风险也更大。尤其是在消费电子市场疲软的大背景下，芯片厂商大概率不会冒险增加成本去推动芯片制程的升级，未来行业内 “挤牙膏” 式的产品迭代或将成为常态。

Chiplet 会是未来吗？

在半个月前的年度 IEEE 国际电子器件会议 (IEDM) 上，台积电展示了有关 3nm 工艺节点的许多细节。

台积电在 IEDM 上发表的论文上称，采用 N3 和 N5 工艺的 SRAM 位单元大小为 0.0199μm²和 0.021μm²，仅缩小了约 5%，而 N3E 工艺更糟糕，基本维持在 0.021μm²，这意味着相比 N5 工艺几乎没有缩减。

这说明台积电目前遇到的严峻问题是，SRAM 位单元的体积根本无法再继续缩减了。

也就是说，在同样晶体管数量下，随着逻辑晶体管单位的缩小，实际上 SRAM 单元要占用更多的面积，这也很好地解释了 3nm 工艺性能提升不不明显的原因。

当然，这个问题并不是没有方案，比如可以使用 Chiplet 设计。

Chiplet 又称 “小芯片” 或 “芯粒” 技术，将原本需要一颗大芯片完成的功能，切分到一个个面积比较小的芯粒上，然后将这些具有特定功能的芯粒，通过某种互连技术连接起来，再封装成为一个系统芯片。最初，Chiple 是 AMD、英特尔、赛灵思等芯片巨头厂商，为了解决服务器领域大算力芯片光照掩膜尺寸瓶颈的问题，选择的一项技术。

最早提出这个概念的，是曾经 Marvell 的 CEO 周秀文，当时的 Marvell 有很多客户，其中有很多共同的技术，周秀文想到，与其在每个芯片上放一个模块，不如把共用的 IP 变成一个个的小芯片，哪个客户需要，就拿过来拼在一起。这样就很好解决了 IP 重复使用的问题。彼时，这个概念叫做 MoChi。

后来，周秀文提出的这个概念，并没有在 Marvell 得到实现，反而是 AMD 将其发扬光大。

早在 2017 年，AMD 就在其初代 Epyc 服务器处理器 Naples 中，实现了 4 个同类 CPU 的封装；到 2019 年 AMD 又推出了第二代 EPYC 处理器 Rome，此时使用了 8 块 CPU 芯片，该芯片使用的是 14nm 工艺，而内部封装的 CPU Chiplet 使用 7nm 晶体管来提高速度和功率，Rome 是当时英特尔最好的处理器性能的两倍多。

这也显示出 chiplet 的又一特性：在摩尔定律放缓的背景下，可以通过多块芯片堆叠保持产品性能的提升。

不过，现阶段的 Chiplet 还存在较强的局限性。一位业内专家向虎嗅表示，“尖端的先进封装工艺在精度控制上，已经越来越朝着集成电路本身的精度要求在靠拢了。”这也让先进封装工艺的成本一路水涨船高，英特尔今年在意大利投资 45 亿欧元修建 Chiplet 工厂，这个价格几乎与一座 7nm 芯片工厂相持平。

对于 Chiplet 技术来说，仍然是巨头之间的游戏。多位业内专家告诉虎嗅，其难点并不单是在制造工艺，如何使用先进封装将不同的小芯片模块组装起来，如何设计架构以及各芯片模块间的互连、如何设计接口等，都十分关键。因此，短时间内，Chiplet 技术仍然不可能替代摩尔定律，成为主流。

相比于此前的工艺节点，台积电此次发布的三纳米制程的工艺技术略显无力。毫无疑问，在先进制程上的竞争，半导体厂商依然会一直卷下去。但现在谁能为其买单？可能连台积电自己也说不准。

作者：丸都山，来源：虎嗅 APP，原文标题：《3 纳米芯片，可能连苹果都玩不起》。